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Chapter 1: ML501 Evaluation Platform
R
Single-Ended Expansion I/O Connectors
Header J6 contains 32 single-ended signal connections to the FPGA I/Os. This permits the
signals on this connector to carry high-speed, single-ended data. All single-ended signals
on connector J6 are matched length traces. The V CCIO of these signals can be set to 2.5V or
3.3V by setting jumper J20. Table 1-10 summarizes the single-ended connections on this
expansion I/O connector.
Table 1-10:
Expansion I/O Single-Ended Connections (J6)
22
J6 Pin
2
4
6
8
10
12
14
16
18
20
22
24
26
28
30
32
34
36
38
40
42
44
46
48
50
52
54
Schematic Net Name
HDR1_2
HDR1_4
HDR1_6
HDR1_8
HDR1_10
HDR1_12
HDR1_14
HDR1_16
HDR1_18
HDR1_20
HDR1_22
HDR1_24
HDR1_26
HDR1_28
HDR1_30
HDR1_32
HDR1_34
HDR1_36
HDR1_38
HDR1_40
HDR1_42
HDR1_44
HDR1_46
HDR1_48
HDR1_50
HDR1_52
HDR1_54
www.xilinx.com
FPGA Pin
J20
J23
J21
H23
M22
K20
K21
M21
L25
L24
K26
K25
M26
M25
N24
M24
AB25
N26
P25
P24
T24
T25
U24
U25
W25
W26
Y25
ML501 Evaluation Platform
UG226 (v1.4) August 24, 2009
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